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          缓存一致性协议MESI
        </h1>

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        </div>
      </header>

    
    
    
    <div class="post-body" itemprop="articleBody">
        <center>
本文介绍缓存一致性协议 MESI
</center>
<span id="more"></span>

<hr>
<p>关于CPU cache的基础介绍，参考文章：<a href="https://fengxun2017.github.io/2022/12/18/memory-ordering-cpu-cache/">cpu cace</a></p>
<p>MESI缓存一致性协议，是基于硬件层面的总线嗅探机制，来满足写传播和事务（操作）串行化要求，并实现缓存间数据的一致性。</p>
<p>MESI协议本质是一个有限状态机，它定义了cpu cache中每个<a href="https://fengxun2017.github.io/2022/12/18/memory-ordering-cpu-cache/#2-Cache-line">cache line</a>（<code>cpu cache中所存储数据的基本单位，现代CPU中一般为主存中的64字节组成一行放在cpu cache中</code>）所处各种状态，以及一些同步指令。每个核心的cpu cache 中的 cache line，会根据当前自身的状态，以及收到的同步指令，可能会向其它状态转换。 </p>
<p><strong>MESI</strong> 是四种状态的首字母：</p>
<ul>
<li><p><strong>Modified（M）</strong>：表示该cache line，<strong>仅在</strong>本cpu cache中（其它cpu cache中没有缓存这个数据），并且是脏（dirty）的，即该数据在本 cache 中已经被更新过，和主存已经不一致了（例如，使用了<a href="https://fengxun2017.github.io/2022/12/18/memory-ordering-cpu-cache/#4-1-%E5%BD%93%E8%A6%81%E5%86%99%E7%9A%84%E6%95%B0%E6%8D%AE%E5%91%BD%E4%B8%AD%E4%BA%86cpu-cache%EF%BC%9A">write-back</a>写回策略，数据更新时只修改了cache，没有立刻同步回主存中）。如下图所示：<br><img src="/2023/02/16/memory-ordering-MESI/MESI-M.png"></p>
</li>
<li><p><strong>Exclusive（E）</strong>：表示该cache line <strong>仅在</strong>本cpu cache中，并且是干净（clean）的，即和主存中的数据一致。如下图所示：<br><img src="/2023/02/16/memory-ordering-MESI/MESI-E.png"></p>
</li>
<li><p><strong>Shared（S）</strong>：表示该cache line存在于多个 cpu cache中，并且都和主存保持一致。如下图所示：<br><img src="/2023/02/16/memory-ordering-MESI/MESI-S.png"></p>
</li>
<li><p><strong>Invalid（I）</strong>：表示该cache line是无效的。（例如，该cache line在另一个核心的cpu cache中也存在，当另一个核心更新它的cache中的该cache line后，本核心cache中的这个cache line就是无效的了）</p>
</li>
</ul>
<p>每个核心的cpu cache中的cache line，都有各自的状态（上述四种状态中的一个）。<br>cache line状态受本核心的读&#x2F;写操作影响，也受其它核心的操作影响（通过总线嗅探，来感知到其它核心对外广播的操作）。</p>
<p>因此，cpu cache会感知到两个方向的数据操作：</p>
<ul>
<li><strong>本核心的发过来的操作（指令&#x2F;请求）</strong>：<ul>
<li>PrRd：本核心读 cache line</li>
<li>PrWr：本核心写 cache line</li>
</ul>
</li>
<li><strong>总线上监听到的其它核心的广播过来的操作（指令&#x2F;请求）</strong>：<ul>
<li>BusRd：表示存在另一个核心也要读该cache line。（例如，该cache line在本核心中可能已经被更新了，这样本核心通过总线监听到另一个核心的读操作，就会将数据写回主存以及同步给另一个核心，使其能读到更新后的数据）</li>
<li>BusRdX：看名字像读，实际上当另一个核心的cpu cache中<strong>没有</strong>该 cache line ，且该核心要写该cache line时，会向总线发送该指令。</li>
<li>BusUpgr：表示的是另一个cpu cache中<strong>有</strong>该 cache line 的核心要写该 cache line，</li>
<li>FlushOpt：表示将目标cache line数据发送到总线上。（例如，目标cache line不在本核心中，本核心请求该cache line数据时，另一个cache中有该cache line的核心会发送FlushOpt + 该cache line数据 到总线上，这样本核心就能获得该数据了）</li>
</ul>
</li>
</ul>
<p>对于 CPU Cache 中的每个 cache line 而言，会根据自身的状态（M&#x2F;E&#x2F;S&#x2F;I），上文所述的自己核心发送过来的操作，以及总线上监听到的其它核心的操作，执行不同的响应动作（向其它状态转换）。如下图所示：<br><img src="/2023/02/16/memory-ordering-MESI/cache-line-state-change.png"><br>针对自己核心发送过来的操作，以及其它核心发送过来的操作，cpu cache 的具体响应动作和状态转换如下文所述：</p>
<p>当cpu cache 收到<strong>自己核心</strong>发送过来的对某个cache line的操作时，响应动作详情如下<strong>表 1</strong>所示：</p>
<center>

<p> <strong>表 1</strong></p>
</center>


<table>
<thead>
<tr>
<th>当前状态</th>
<th>自己核心的操作</th>
<th>响应动作</th>
</tr>
</thead>
<tbody><tr>
<td>Invalid（目标cache line不在本cache中）</td>
<td>PrRd（读cache line）</td>
<td><font size="2">1–向总线发送<strong>BusRd</strong>（通知其它核心的cpu cache）。<br>2–其它核心的cpu cache会检查它们是否有该cache line，并告知发送 PrRd 的这个cpu cache。<br>3–如果其它核心cache中有该cahe line，则本cache中的该cache line状态转换成<strong>Shared</strong>，否则转换成<strong>Exclusive</strong>。<br>4–如果存在其它核心有该cache line，其中一个会发送数据到总线上，本cache就能获取到该cache line了。否则，只能从主存中获取数据</font></td>
</tr>
<tr>
<td></td>
<td>PrWr（写cache line）</td>
<td><font size="2">1–向总线发送<strong>BusRdx</strong>（要修改数据得先读到整行cache line数据）。<br>2–本cache中的该cache line状态转换成<strong>Modified</strong>。<br>3–如果其它核心的cache中有该cache line，它们会将自己cache中的该cache line发送到总线上（本cache就能从总线上获取到该cache line了），并将自己cache中该cache line设置为 invalid状态。否则，只能从主存中获取数据。<br>4–更新获取到的cache line数据并写如cache中。</font></td>
</tr>
<tr>
<td>Exclusive（目标cache line<strong>仅在</strong>本cache中，并且和主存一致）</td>
<td>PrRd</td>
<td><font size="2">1–不用向总线发送任务指令（因为其它cache中没有这个cache line）。<br>2–状态保持不变。<br>3–目标cache line在本cache中，读命中，返回cache中数据即可。</font></td>
</tr>
<tr>
<td></td>
<td>PrWr</td>
<td><font size="2">1–不用向总线发送任务指令。<br>2–状态转换为<strong>Modified</strong>。<br>3–目标cache line在本cache中，写命中，更新cache中的数据。</font></td>
</tr>
<tr>
<td>Shared（目标cache line在多个核心的cpu cache中，并且都和主存一致）</td>
<td>PrRd</td>
<td><font size="2">1–不用向总线发送任务指令（因为只是读）。<br>2–状态保持不变。<br>3–目标cache line在本cache中，读命中，返回cache中数据即可。</font></td>
</tr>
<tr>
<td></td>
<td>PrWr</td>
<td><font size="2">1–向总线发送 <strong>BusUpgr</strong>，通知其它cache。<br>2–状态转换为 <strong>Modified</strong>。<br>3–其它cache从总线上看到 BusUpgr后，就会将自己cache中的该cache line设置为 Invalid。</font></td>
</tr>
<tr>
<td>Modified（目标cache line<strong>仅在</strong>本cache中，但和主存<strong>不一致</strong>）</td>
<td>PrRd</td>
<td><font size="2">1–不用向总线发送任务指令（因为只是读，且该cache line仅在本cache中）。<br>2–状态保持不变。<br>3–目标cache line在本cache中，读命中，返回cache中数据即可。</font></td>
</tr>
<tr>
<td></td>
<td>PrWr</td>
<td><font size="2">1–不用向总线发送任务指令（因为该cache line仅在本cache中）。<br>2–状态保持不变。<br>3–目标cache line在本cache中，写命中，更新cache中的数据。</font></td>
</tr>
</tbody></table>
<br>

<p>当cpu cache 在总线上监听到<strong>其它核心</strong>发送过来的对某个cache line的操作时，响应动作详情如下<strong>表 2</strong>所示：</p>
<center>

<p> <strong>表 2</strong></p>
</center>

<table>
<thead>
<tr>
<th>当前状态</th>
<th>监听到的其它核心的操作</th>
<th>响应动作</th>
</tr>
</thead>
<tbody><tr>
<td>Invalid（目标cache line不在本cache中）</td>
<td>BusRd（其它核心读自己cache中的目标cache line）</td>
<td><font size="2">状态保持不变，并忽略该信号。因为本cache中没有这个cache line，所以其它核心读&#x2F;写该cache line和本cache没关系。</font></td>
</tr>
<tr>
<td></td>
<td>BusRdX&#x2F;BusUpgr</td>
<td><font size="2">状态保持不变，并忽略该信号。原因同上。</font></td>
</tr>
<tr>
<td>Exclusive（目标cache line<strong>仅在</strong>本cache中，并且和主存一致）</td>
<td>BusRd</td>
<td><font size="2">1–状态转换为 <strong>Shared</strong>（其它核心也读该cache line，那么该cache line就会被放在其核心对应的cpu cache中）<br>2–发送<strong>FlushOpt</strong>+目标cache line数据到总线上（另一个核心就能从总线上获得数据了，可以对照<strong>表1</strong> 中的Invalid状态下收到自己核心读操作，触发向总线发送BusRd）。</font></td>
</tr>
<tr>
<td></td>
<td>BusRdX</td>
<td><font size="2">1–目标cache line状态转换成 <strong>Invalid</strong>。<br>2–发送<strong>FlushOpt</strong>+目标cache line数据到总线上。（另一个核心就能从总线上获得数据了，可以对照<strong>表1</strong> 中的Invalid状态下收到自己核心写操作，触发向总线发送 BusRdX ）<font></font></font></td>
</tr>
<tr>
<td>Shared（目标cache line在多个核心的cpu cache中，并且都和主存一致）</td>
<td>BusRd</td>
<td><font size="2">1–状态保持不变（其它核心只是读，仍旧保持共享）。<br>2–发送<strong>FlushOpt</strong>+目标cache line数据到总线上（另一个核心就能从总线上获得数据了，可以对照<strong>表1</strong> 中的Invalid状态下收到自己核心读操作，触发向总线发送BusRd）。</font></td>
</tr>
<tr>
<td></td>
<td>BusRdX&#x2F;BusUpgr</td>
<td><font size="2">1–状态转换为 <strong>Invalid</strong>（因此其它核心更新该cache line了，本核心的不再有效）。<br>2–发送<strong>FlushOpt</strong>+目标cache line数据到总线上（另一个核心就能从总线上获得数据了，可以对照<strong>表1</strong> 中的Invalid状态下收到自己核心写操作，触发向总线发送BusRdx）。（如果收到的是BusUpgr，可以不执行这个发送动作，对照 <strong>表1</strong>中的Shared状态下收到自己核心写，因为自己cache中有目标cache line，所以不需要其它核心向总线发送该cache line）<font></font></font></td>
</tr>
<tr>
<td>Modified（目标cache line<strong>仅在</strong>本cache中，但和主存<strong>不一致</strong>）</td>
<td>BusRd</td>
<td><font size="2">1–状态转换为 <strong>Shared</strong>。<br>2–发送<strong>FlushOpt</strong>+目标cache line数据到总线上。（另一个核心就能从总线上获得数据了，可以对照<strong>表1</strong> 中的Invalid状态下收到自己核心读操作，触发向总线发送BusRd），同时主存（内存）也能从总线监听到数据，并将数据更新到主存中（Shared状态，cache和主存数据是一致的，所以数据需要同步回主存）。<font></font></font></td>
</tr>
<tr>
<td></td>
<td>BusRdX</td>
<td><font size="2">1–状态转换为 <strong>Invalid</strong>。<br>2–发送<strong>FlushOpt</strong>+目标cache line数据到总线上。（另一个核心就能从总线上获得数据了，可以对照<strong>表1</strong> 中的Invalid状态下收到自己核心写操作，触发向总线发送BusRdx），同时主存（内存）也能从总线监听到数据，并将数据更新到主存中（已修改的数据，变为invalied了，所以要同步回主存）。<font></font></font></td>
</tr>
</tbody></table>
<br>

<p>根据上述两表，几个关键的要点是：</p>
<ul>
<li>当核心要写的数据在本cache中，并且是 <strong>Modified 或Exclusive</strong> 状态（即<strong>仅在</strong>本核心的cache中），那么写操作可以认为是“无消耗”的（不需要通知其它核心的cache，仅操作自己的cache即可，速度很快）。但如果是 <strong>Shared</strong>状态（该数据也存在于其它核心的cache中），则必须首先让其它核心cache中的该数据变为无效状态，之后才能更新本核心数据。</li>
<li>如果本核心的cache中包含了一个状态为 <strong>Modified</strong> 的cache line（数据被更新了，还未同步回主存），那么本核心的cache必须监听总线上，其它核心对该cache line所对应的主存位置处数据的读（因为，当前主存中该位置处的数据是旧的，数据得从本cache中拿最新的）。当本cache监听到某个其它核心想读该位置处的数据时，需要将自己存储的该cache line发送到总线上（让其它核心可以读到）。</li>
<li>当本核心的cache中包含了状态为 <strong>Shared</strong> 的cache line，则cache需要监听总线上其它核心cache对相应cache line的写操作（即总线上的BusRdX&#x2F;BusUpgr信号）。</li>
</ul>
<p>以一个具体的例子（源自参考【2】）来看 <strong>MESI</strong>协议相关的指令和状态是如何交互的：<br>假设有多个cpu核心（每个核心有自己的cache）对主存中同一个位置的数据进行了一连串的读写操作。<br>操作顺序为： R1, W1, R3, W3, R1, R3, R2。<br>R-读;   W-写；  1、2、3数字表示cpu核心编号P1、P2、P3。</p>
<table>
<thead>
<tr>
<th align="center"></th>
<th align="center">Local Request<br>(本核心向自己cache发送的请求)</th>
<th align="center">执行请求后，P1中该数据的状态</th>
<th align="center">P2</th>
<th align="center">p3</th>
<th align="center">Generated Bus Request<br>（由于locak request导致产生发送到总线上的的bus request）</th>
<th align="center">Data Supplier<br>(local request操作的数据来自哪里)</th>
</tr>
</thead>
<tbody><tr>
<td align="center">0</td>
<td align="center">Initially</td>
<td align="center">-</td>
<td align="center">-</td>
<td align="center">-</td>
<td align="center">-</td>
<td align="center">-</td>
</tr>
<tr>
<td align="center">1</td>
<td align="center">R1</td>
<td align="center">E</td>
<td align="center">-</td>
<td align="center">-</td>
<td align="center">P1向总线发送BusRd</td>
<td align="center">所有cache中都没有目标数据，只能从主存（内存）获取</td>
</tr>
<tr>
<td align="center">2</td>
<td align="center">W1</td>
<td align="center">M</td>
<td align="center">-</td>
<td align="center">-</td>
<td align="center">-</td>
<td align="center">更新的是P1自己cache中的数据</td>
</tr>
<tr>
<td align="center">3</td>
<td align="center">R3</td>
<td align="center">S</td>
<td align="center">-</td>
<td align="center">S</td>
<td align="center">P3向总线发送BusRd</td>
<td align="center">P1从总线上感知到P3的读，将自己cache中的最新数据发送到总线上，P3获得该数据</td>
</tr>
<tr>
<td align="center">4</td>
<td align="center">W3</td>
<td align="center">I</td>
<td align="center">-</td>
<td align="center">M</td>
<td align="center">P3向总线发送BusUpgr（让其它核心cache中的该数据变为Invalid）</td>
<td align="center">更新的是P3自己cache中的数据</td>
</tr>
<tr>
<td align="center">5</td>
<td align="center">R1</td>
<td align="center">S</td>
<td align="center">-</td>
<td align="center">S</td>
<td align="center">P1向总线发送BusRd</td>
<td align="center">P3从总线上感知到P1的读，将自己cache中的最新数据发送到总线上，P1获得该数据</td>
</tr>
<tr>
<td align="center">6</td>
<td align="center">R3</td>
<td align="center">S</td>
<td align="center">-</td>
<td align="center">S</td>
<td align="center">-</td>
<td align="center">P3从自己cache中读取数据</td>
</tr>
<tr>
<td align="center">7</td>
<td align="center">R2</td>
<td align="center">S</td>
<td align="center">S</td>
<td align="center">S</td>
<td align="center">BusRd</td>
<td align="center">P1，P3从总线上感知到P2的读，P1或P3将其cache中的该数据发送到总线上</td>
</tr>
</tbody></table>
<p>step1：核心P1 读目标数据，由于数据不在自己cache中，向总线发送BusRd。该数据也不在其它核心cache中，所以只能从主存（内存）中将数据所在cache line加载到 P1 cache中。并且该cache line状态为独占（E）。</p>
<p>step2: 核心P1 写该数据，由于数据在自己cache中，且是独占的，因此不用向总线发送信息（不用通知其它核心），该cache line状态变为已修改（M）。</p>
<p>step3：核心P3 读该数据，由于P3 cache中没有该数据，因此P3 会向总线发送BusRd。P1从总线上感知到P3的读，将自己cache中的最新数据发送到总线上，并且P1 cache中的该cache line状态变为共享（S）。P3从总线上获取该cache line放到自己cache中，并且状态也为 S。主存也会从总线上获得该数据，并更新到主存中。（S状态是多个cache共享，并且和主存中数据一致）</p>
<p>step4：核心P3 写该数据，向总线发送BusUpgr，核心P1感知到后，将其cache中该数据状态设置为无效（I）。P3 更新自己cache中的该数据状态为 M。</p>
<p>step5：核心P1 读该数据，由于当前自己cache中该数据状态为 I，所以向总线发送BusRd。P3从总线上感知到P1的读，将自己cache中的最新数据发送到总线上，并且P3 cache中的该cache line状态变为共享（S）。P1从总线上获取该cache line放到自己cache中，并且状态也为 S。主存也会从总线上获得该数据，并更新到主存中。（S状态是多个cache共享，并且和主存中数据一致）</p>
<p>Step6：核心P3 读该数据。由于数据在自己cache中，直接可以获得。</p>
<p>step7：核心P2 读该数据，向总线发送BusUpgr，P1或P3感知到后，将自己数据发送到总线上。P2从总线上获得该数据，并且状态设置为 S。</p>
<br>
<br>

<h4 id="参考资料："><a href="#参考资料：" class="headerlink" title="参考资料："></a>参考资料：</h4><p>【1】<a target="_blank" rel="noopener" href="https://en.wikipedia.org/wiki/Cache_coherence">https://en.wikipedia.org/wiki/Cache_coherence</a><br>【2】<a target="_blank" rel="noopener" href="https://en.wikipedia.org/wiki/MESI_protocol">https://en.wikipedia.org/wiki/MESI_protocol</a><br>【3】<a target="_blank" rel="noopener" href="https://en.wikipedia.org/wiki/Directory-based_cache_coherence">https://en.wikipedia.org/wiki/Directory-based_cache_coherence</a><br>【4】<a target="_blank" rel="noopener" href="https://en.wikipedia.org/wiki/Bus_snooping">https://en.wikipedia.org/wiki/Bus_snooping</a><br>【5】<a target="_blank" rel="noopener" href="https://xiaolincoding.com/os/1_hardware/cpu_mesi.html">https://xiaolincoding.com/os/1_hardware&#x2F;cpu_mesi.html</a></p>

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      <strong>本文作者： </strong>feng xun
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      <strong>本文链接：</strong>
      <a href="http://fengxun2017.github.io/2023/02/16/memory-ordering-MESI/" title="缓存一致性协议MESI">http://fengxun2017.github.io/2023/02/16/memory-ordering-MESI/</a>
  </li>
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    <strong>版权声明： </strong>本博客所有文章除特别声明外，均采用 <a href="https://creativecommons.org/licenses/by-nc-sa/4.0/deed.zh" rel="noopener" target="_blank"><i class="fab fa-fw fa-creative-commons"></i>BY-NC-SA</a> 许可协议。转载请注明出处！
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